A.串行輸入,并行輸出
B.串行輸入串行輸出
C.并行輸入,并行輸出
D.并行輸入,串行輸出
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A.同步計數(shù)器
B.異步計數(shù)器
C.十進制計數(shù)器
D.二進制計數(shù)器
A.同步計數(shù)器
B.加法計數(shù)器
C.減法計數(shù)器
D.異步計數(shù)器
A.寫方程式
B.計算并列出狀態(tài)轉(zhuǎn)換表
C.畫出狀態(tài)轉(zhuǎn)換圖或者時序圖
D.根據(jù)狀態(tài)轉(zhuǎn)換圖或時序圖說明電路的邏輯功能
A.統(tǒng)計輸入脈沖的個數(shù)
B.用于記時、記數(shù)系統(tǒng)
C.分頻
D.產(chǎn)生序列脈沖
A.驅(qū)動方程
B.輸出方程
C.時鐘方程
D.狀態(tài)方程
A.同步時序邏輯電路
B.異步時序邏輯電路
C.555定時器電路
D.脈沖產(chǎn)生電路
A.加法計數(shù)器
B.二進制計數(shù)器
C.十進制計數(shù)器
D.N進制計數(shù)器
A.同步時序邏輯電路狀態(tài)的變化與時鐘脈沖同步,而異步時序電路中沒有統(tǒng)一的時鐘脈沖,電路的狀態(tài)隨輸入信號的改變而相應改變。
B.異步時序電路的每個狀態(tài)都是“穩(wěn)定狀態(tài)”,而同步時序邏輯電路的狀態(tài)分為“穩(wěn)定”和“不穩(wěn)定“兩種。
C.同步時序電路中,任一時刻,幾個輸入變量可以同時變化。
D.異步時序電路中,每個時刻僅允許一個輸入信號發(fā)生變化,以避免電路中可能出現(xiàn)的競爭現(xiàn)象。
A.數(shù)碼寄存器
B.計數(shù)器
C.移位寄存器
D.序列信號檢查器
A.狀態(tài)轉(zhuǎn)換圖
B.特征方程
C.真值表
D.數(shù)理方程
最新試題
采用浮柵技術(shù)的EPROM中存儲的數(shù)據(jù)是()可擦除的。
什么是觸發(fā)器的不定狀態(tài),如何避免不定狀態(tài)的出現(xiàn)?
判斷如下VHDL的操作是否正確,如不正確,請改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了()對轉(zhuǎn)換精度的影響。
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簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。
具有“有1出0、全0出1”功能的邏輯門是()
根據(jù)什么判斷簡單電路中的險象存在?
TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是()。