A.驅(qū)動(dòng)方程
B.輸出方程
C.時(shí)鐘方程
D.狀態(tài)方程
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A.同步時(shí)序邏輯電路
B.異步時(shí)序邏輯電路
C.555定時(shí)器電路
D.脈沖產(chǎn)生電路
A.加法計(jì)數(shù)器
B.二進(jìn)制計(jì)數(shù)器
C.十進(jìn)制計(jì)數(shù)器
D.N進(jìn)制計(jì)數(shù)器
A.同步時(shí)序邏輯電路狀態(tài)的變化與時(shí)鐘脈沖同步,而異步時(shí)序電路中沒有統(tǒng)一的時(shí)鐘脈沖,電路的狀態(tài)隨輸入信號(hào)的改變而相應(yīng)改變。
B.異步時(shí)序電路的每個(gè)狀態(tài)都是“穩(wěn)定狀態(tài)”,而同步時(shí)序邏輯電路的狀態(tài)分為“穩(wěn)定”和“不穩(wěn)定“兩種。
C.同步時(shí)序電路中,任一時(shí)刻,幾個(gè)輸入變量可以同時(shí)變化。
D.異步時(shí)序電路中,每個(gè)時(shí)刻僅允許一個(gè)輸入信號(hào)發(fā)生變化,以避免電路中可能出現(xiàn)的競(jìng)爭(zhēng)現(xiàn)象。
A.數(shù)碼寄存器
B.計(jì)數(shù)器
C.移位寄存器
D.序列信號(hào)檢查器
A.狀態(tài)轉(zhuǎn)換圖
B.特征方程
C.真值表
D.數(shù)理方程
A.可逆計(jì)數(shù)器
B.循環(huán)計(jì)數(shù)器
C.同步計(jì)數(shù)器
D.異步計(jì)數(shù)器
A.集成定時(shí)器
B.組合邏輯電路
C.存儲(chǔ)電路
D.脈沖產(chǎn)生電路
A.進(jìn)行狀態(tài)編碼
B.進(jìn)行電路設(shè)計(jì)
C.列出真值表
D.畫出邏輯圖
A.級(jí)連法
B.置位法
C.復(fù)位法
D.擴(kuò)展法
A.同步時(shí)序電路
B.組合邏輯電路
C.觸發(fā)器電路
D.異步時(shí)序電路
最新試題
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體?是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體?簡(jiǎn)述它們的作用。
什么是觸發(fā)器的不定狀態(tài),如何避免不定狀態(tài)的出現(xiàn)?
根據(jù)什么判斷簡(jiǎn)單電路中的險(xiǎn)象存在?
兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器,當(dāng)Q=1、Q=0時(shí),兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)()。
若停電數(shù)分鐘后恢復(fù)供電,()中的信息能夠保持不變。
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案,比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn),設(shè)計(jì)方案是最佳嗎?簡(jiǎn)述理由。
TTL與非門輸出低電平的參數(shù)規(guī)范值是()
()在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用,其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。
采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是()可擦除的。
判斷如下VHDL的操作是否正確,如不正確,請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。