多項(xiàng)選擇題組合邏輯電路分析步驟除了根據(jù)給定的邏輯圖寫(xiě)出輸出函數(shù)表達(dá)式還有（）。

A.化簡(jiǎn)函數(shù)表達(dá)式
B.列出真值表
C.說(shuō)明給定電路的基本功能
D.根據(jù)最簡(jiǎn)輸出函數(shù)表達(dá)式畫(huà)出邏輯圖


你可能感興趣的試題

1.多項(xiàng)選擇題組合邏輯電路的設(shè)計(jì)過(guò)程除了邏輯抽象還包含（）

A.根據(jù)給定的邏輯圖寫(xiě)出輸出邏輯函數(shù)表達(dá)式
B.化簡(jiǎn)函數(shù)表達(dá)式
C.列出真值表
D.根據(jù)最簡(jiǎn)輸出函數(shù)表達(dá)式畫(huà)出邏輯圖

2.多項(xiàng)選擇題下列器件屬于組合邏輯器件的是（）。

A.加法器
B.比較器
C.譯碼器
D.數(shù)據(jù)選擇器

3.多項(xiàng)選擇題組合電路邏輯功能的表示方法有（）。

A.真值表
B.卡諾圖
C.邏輯表達(dá)式
D.時(shí)序圖

4.多項(xiàng)選擇題下列對(duì)組合邏輯電路的描述正確的是（）。

A.由常用門(mén)電路組合而成
B.無(wú)輸出到輸入的反饋連接
C.不包含可以存儲(chǔ)信號(hào)的記憶元件
D.輸出只由輸入決定

5.多項(xiàng)選擇題在組合邏輯電路中競(jìng)爭(zhēng)不一定帶來(lái)冒險(xiǎn)，我們根據(jù)邏輯電路的輸出是否產(chǎn)生錯(cuò)誤可將競(jìng)爭(zhēng)分為哪兩種。（）

A.邏輯競(jìng)爭(zhēng)
B.臨界競(jìng)爭(zhēng)
C.非臨界競(jìng)爭(zhēng)
D.功能競(jìng)爭(zhēng)

7.多項(xiàng)選擇題下列器件有多個(gè)輸出端的是（）。

A.譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.加法器

8.多項(xiàng)選擇題組合邏輯電路按照集成度可分為（）。

A.SSI
B.MSI
C.LSI
D.VLSI

9.多項(xiàng)選擇題以下電路中，加以適當(dāng)輔助門(mén)電路，（）適于實(shí)現(xiàn)單輸出組合邏輯電路。

A.二進(jìn)制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器

10.多項(xiàng)選擇題組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有（）。

A.修改邏輯設(shè)計(jì)
B.在輸出端接入濾波電容
C.后級(jí)加緩沖電路
D.屏蔽輸入信號(hào)的尖峰干擾

最新試題

與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

題型：?jiǎn)雾?xiàng)選擇題

如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。

題型：?jiǎn)雾?xiàng)選擇題

基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱(chēng)為（）觸發(fā)器。

題型：?jiǎn)雾?xiàng)選擇題

若停電數(shù)分鐘后恢復(fù)供電，（）中的信息能夠保持不變。

題型：?jiǎn)雾?xiàng)選擇題

什么是觸發(fā)器的不定狀態(tài)，如何避免不定狀態(tài)的出現(xiàn)？

題型：?jiǎn)柎痤}

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

題型：?jiǎn)柎痤}

27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

題型：?jiǎn)雾?xiàng)選擇題

（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。

題型：?jiǎn)雾?xiàng)選擇題

DRAM4164有2根片選線（RAS和CAS）、8根地址線和1根數(shù)據(jù)線。請(qǐng)判斷它的存儲(chǔ)容量為多少？

題型：?jiǎn)柎痤}

以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）

題型：?jiǎn)雾?xiàng)選擇題