多項(xiàng)選擇題組合邏輯電路按照集成度可分為（）。

A.SSI
B.MSI
C.LSI
D.VLSI


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1.多項(xiàng)選擇題以下電路中，加以適當(dāng)輔助門電路，（）適于實(shí)現(xiàn)單輸出組合邏輯電路。

A.二進(jìn)制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器

2.多項(xiàng)選擇題組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有（）。

A.修改邏輯設(shè)計(jì)
B.在輸出端接入濾波電容
C.后級(jí)加緩沖電路
D.屏蔽輸入信號(hào)的尖峰干擾

4.多項(xiàng)選擇題在數(shù)字系統(tǒng)中，常用的表示機(jī)器數(shù)的方法有（）。

A.原碼
B.反碼
C.補(bǔ)碼
D.編碼

5.多項(xiàng)選擇題數(shù)字邏輯電路中的1和0可以代表（）

A.器件的狀態(tài)
B.電平的高低
C.脈沖的有無(wú)
D.數(shù)量的大小

6.多項(xiàng)選擇題數(shù)字電路的特點(diǎn)是（）。

A.電路結(jié)構(gòu)簡(jiǎn)單，有利于實(shí)現(xiàn)電路集成化；
B.可實(shí)現(xiàn)邏輯運(yùn)算和判斷；
C.工作穩(wěn)定抗干擾能力強(qiáng)；
D.工作于開(kāi)關(guān)狀態(tài)，功耗低。

7.多項(xiàng)選擇題在何種輸入情況下，“或非”運(yùn)算的結(jié)果是邏輯0（）。

A.全部輸入是0
B.全部輸入是1
C.任一輸入為0，其他輸入為1
D.任一輸入為1

8.多項(xiàng)選擇題求一個(gè)邏輯函數(shù)F的對(duì)偶式，可將F中的（）.

A.“·”換成“+”，“+”換成“·”
B.原變量換成反變量，反變量換成原變量
C.變量不變
D.常數(shù)中“0”換成“1”，“1”換成“0”

9.多項(xiàng)選擇題在用卡諾圖化簡(jiǎn)邏輯函數(shù)時(shí)，畫圈是很關(guān)鍵的一步，下面對(duì)畫圈規(guī)則描述正確的是（）。

A.“1”格允許被一個(gè)以上的圈所包圍。
B.“1”格不能漏畫。
C.圈的個(gè)數(shù)要盡量少，圈的面積應(yīng)盡量的大。
D.每圈必有一個(gè)新“1“格。

10.多項(xiàng)選擇題用卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟除了將函數(shù)化簡(jiǎn)為最小項(xiàng)之和的形式外還有（）。

A.畫出表示該邏輯函數(shù)的卡諾圖
B.找出可以合并的最小項(xiàng)
C.寫出最簡(jiǎn)“與或”邏輯函數(shù)表達(dá)式
D.寫出最簡(jiǎn)“與或非”邏輯函數(shù)表達(dá)式

最新試題

要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。

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試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來(lái)實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡(jiǎn)述理由。

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