A.“1”格允許被一個(gè)以上的圈所包圍。
B.“1”格不能漏畫。
C.圈的個(gè)數(shù)要盡量少，圈的面積應(yīng)盡量的大。
D.每圈必有一個(gè)新“1“格。
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A.畫出表示該邏輯函數(shù)的卡諾圖
B.找出可以合并的最小項(xiàng)
C.寫出最簡(jiǎn)“與或”邏輯函數(shù)表達(dá)式
D.寫出最簡(jiǎn)“與或非”邏輯函數(shù)表達(dá)式
A.卡諾圖中的方塊數(shù)等于最小項(xiàng)總數(shù)，既等于2n（n為變量數(shù)）
B.變量取值不能按二進(jìn)制數(shù)的順序排列，必須按循環(huán)碼排列。
C.卡諾圖是一個(gè)上下、左右閉合的圖形。
D.并不是所有的邏輯函數(shù)都能用卡諾圖表示。
A.對(duì)于任一個(gè)最大項(xiàng)，只有對(duì)應(yīng)一組變量取值，才能使其值為0，其余情況均為1。
B.任意兩個(gè)最大項(xiàng)Mi和Mj，其邏輯或?yàn)?。
C.n個(gè)變量的最大項(xiàng)之邏輯與為0。
D.具有相鄰性的兩個(gè)最大項(xiàng)之積可以合并成一個(gè)或項(xiàng)，并消去一對(duì)因子。
A.任意兩個(gè)最小項(xiàng)mi和mj（i≠j），其邏輯與為1。
B.n個(gè)變量的全部最小項(xiàng)之邏輯或?yàn)?。
C.某一個(gè)最小項(xiàng)不是包含在函數(shù)F中，就是包含在函數(shù)
D.具有相鄰性的兩個(gè)最小項(xiàng)之和可以合并成一項(xiàng)，并消去一對(duì)因子。
A.0⊙0＝1
B.1⊙1＝0
C.0⊙1＝1
D.1⊙0＝0
A.0⊙0＝0
B.1⊙1＝1
C.0⊙1＝1
D.0⊙0＝1
A.0＋0＝0
B.0＋1＝1
C.1＋0＝0
D.1＋1＝0
A.0·0＝0
B.0·1＝0
C.1·0＝0
D.1·1＝1
A.0
B.1
C.2
D.3
A.8421BCD碼
B.2421BCD碼
C.格雷碼
D.5121BCD碼
最新試題
簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
TTL與非門輸出低電平的參數(shù)規(guī)范值是（）
ROM可以用來存儲(chǔ)程序、表格和大量固定數(shù)據(jù)，但它不可以用來實(shí)現(xiàn)（）。
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為（）
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。
TTL與非門輸出高電平的參數(shù)規(guī)范值是（）
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為（）觸發(fā)器。
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。
TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。
兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。