A.無
B.單
C.雙
D.多
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A.邊沿D觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.主從JK觸發(fā)器
A.2
B.4
C.6
D.8
A.0
B.1
C.2
D.3
A.主從JK觸發(fā)器
B.主從D觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器
A.1、2、3、4
B.4、3、2、1
C.4、2、3、1
D.4、1、2、3
A.后級加緩沖電路
B.接入濾波電容
C.修改邏輯設(shè)計增加冗余項
D.引入封鎖脈沖
A.2
B.3
C.4
D.5
A.譯碼器
B.加法器
C.寄存器
D.數(shù)據(jù)選擇器
A.輸出僅由輸入決定
B.電路的輸出與電路當前狀態(tài)無關(guān)
C.電路結(jié)構(gòu)中無反饋環(huán)路
D.有記憶功能
A.全部輸入是0
B.任一輸入是0
C.僅一輸入是0
D.全部輸入是1
最新試題
TTL與非門輸出高電平的參數(shù)規(guī)范值是()
兩個與非門構(gòu)成的基本RS觸發(fā)器,當Q=1、Q=0時,兩個輸入信號R=1和S=1。觸發(fā)器的輸出Q會()。
利用2個74LS138和1個非門,可以擴展得到1個()線譯碼器。
簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。
TTL與非門輸出低電平的參數(shù)規(guī)范值是()
如要將一個最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號,要求輸入每變化20mV,輸出信號的最低位(LSB)發(fā)生變化,應(yīng)選用()位ADC。
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號JK就為()。
27系列EPROM存儲的數(shù)據(jù)是()可擦除的。
以下代碼中為無權(quán)碼的為()。
判斷如下VHDL的操作是否正確,如不正確,請改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。