A.邏輯電路圖
B.電路的邏輯功能
C.電路的真值表
D.邏輯函數(shù)式
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A.邏輯電路圖
B.電路的邏輯功能
C.電路的真值表
D.邏輯函數(shù)式
A.由二、三極管開(kāi)關(guān)組成
B.由各種門(mén)電路組成且無(wú)反饋線(xiàn)
C.由組合器件組成
D.由各種數(shù)字集成電路組成
A.-10~0V
B.0—10V
C.0—VDD/2
D.>10V
A.輸出高低電平理想
B.電源適用范圍寬
C.抗干擾能力強(qiáng)
D.電流驅(qū)動(dòng)能力強(qiáng)
A.74HC
B.74HCT
C.54HC
D.4000B
A.接入關(guān)門(mén)電阻
B.接入開(kāi)門(mén)電阻
C.接入濾波電容
D.降低供電電壓
A.接邏輯“1”
B.接邏輯“0”
C.接2.4V電壓
D.邏輯不定
A.接邏輯“1”
B.接邏輯“0”
C.接2.4V電壓
D.邏輯不定
A.3kΩ
B.2kΩ
C.700Ω
D.300Ω
A.固定接0
B.固定接1
C.同時(shí)使能
D.分時(shí)使能
最新試題
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線(xiàn)數(shù)n的關(guān)系一般為()
一個(gè)16選一的數(shù)據(jù)選擇器,其地址輸入(選擇控制輸入)端有()個(gè)。
與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了()對(duì)轉(zhuǎn)換精度的影響。
10-4線(xiàn)優(yōu)先編碼器允許同時(shí)輸入()路編碼信號(hào)。
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試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案,比較各種方案的特點(diǎn)。如果用HDPLD來(lái)實(shí)現(xiàn),設(shè)計(jì)方案是最佳嗎?簡(jiǎn)述理由。
一個(gè)兩輸入端的門(mén)電路,當(dāng)輸入為10時(shí),輸出不是1的門(mén)電路為()
采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是()可擦除的。
以下哪個(gè)編碼不能是二-十進(jìn)制譯碼器的輸入編碼()
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào),要求輸入每變化20mV,輸出信號(hào)的最低位(LSB)發(fā)生變化,應(yīng)選用()位ADC。